作者aaming (............)
看板Electronics
标题[问题] 请问关於delay加法器的写法
时间Tue Apr 8 21:01:34 2008
最近写verilog遇到了一个问题
如下图
In ----------> + ------>Out
| ^
| |(-)
| |
Z^(-128) |
| |
| |
-------
由於用了128个dely cell 只会傻傻的使用一级一级串接的写
在撰写上非常的不方便, 所以上来请教有高手可以帮个忙吧
大家集思广益一下, 非常感谢^^
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.113.150.118
※ 编辑: aaming 来自: 140.113.150.118 (04/08 21:03)