作者yaote ()
看板Electronics
标题[问题] Latch的verilog撰写。
时间Fri Apr 4 22:26:49 2008
请问一下Latch算是event trigger电路吧，如果1个latch伴随着一个
正缘触发的Reset，那要怎麽写呢?
always@(enable or D or posedge Reset) ==> 这样合成会错!!
他说Unexpected event in always block
应该是always底下 edge trigger跟 event trigger不能写在一起。
那我要怎麽写呢?
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