作者rummel (rummel)
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标题Re: [请益] Fermi-level pinning
时间Mon Feb 11 13:50:48 2008
Fermi level pinning是一种推断的物理现象
理论上它是介面电荷所造成的
由於介面电荷的关系,造成Fermi level上升或下降(这要看是n or p-type基板)
的量不够大
量测的方法,可以利用高低频C-V量测,来计算介面缺陷密度(Dit)
但是这个方法,可能只限制於SiO2的绝缘层
High-k绝缘材料的话,因为漏电流太大而量不到低频
所以无法计算Dit
目前好像是模拟低频的方法来计算Dit
(可以到柏克莱大学胡振明教授的实验室下载程式)
以上的例子我是用MOS-Capacitance的观点来叙述
如有错请指教
※ 引述《port (^^)》之铭言：
: 想请问 Fermi-level pinning
: 是怎麽样的现象与机制?
: 以及实际量测上 是如何量得?
: 想要详细了解这个问题
: 诚恳的请教 希望懂这个问题的高手
: 能够帮我详细的解答
: 先谢谢了
: 也祝大家新年快乐~
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