作者motor447 (motor447)
看板Electronics
标题Re: [问题] verilog语法问题
时间Wed Jan 30 13:14:16 2008
不是宣告的问题, 是你该用 combinational block:
always @*
begin
case (State)
2: input = 1;
default: input = 0;
endcase
end
※ 引述《yaote ()》之铭言：
: 小弟最近写verilog遇到一些问题
: reg input
: always@(posedge Clk or negedge nReset)
: begin
: if(State ==2 )
: input <= 1;
: end
: 照理来说，这边的input将会在下一个Clk cycle才会赋值，并不会在当下给值，
: 因为他宣告为reg，我要怎麽用才会进去那个state马上给值呢?
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 122.120.36.156