基本上 只要你下的constrain timing跑得过去 要用什麽架构来合成 也都可以靠constrain来辅助 现在EDA成熟到一整个不行 以前合成还得自己用gate level指定架构(怕越合越差) 後来变成可以用constrain的方式指定架构(乘加皆可) 现在只要area/timing的constrain下得好 EDA都可以帮你做好 ※ 引述《sasako (微笑待人)》之铭言： : 推 bighead319:把时间压到负的这没意义吧，比你需要的时脉再多一些 12/24 19:34 : → bighead319:margin给APR分段吃去吃就可以了，不然为了timing塞一堆 12/24 19:35 : → bighead319:buffer跟选用大尺寸的gate或大面积架构根本over design 12/24 19:37 : → bighead319:用ripple即可达成目的的话，何必为了压时间让他用CLA 12/24 19:38 : 我的意思只是压到0而已 : 可是因为有时候压个5.8 or 5.6 or 5.4 slack可能都是零.. : 所以才会讲压到负的为止..正确应该讲压到负之前一个的时间 : 原PO是想看最快能跑多快!!所以我只是应他要求而已... : 但这些都只是参考而已.. : 当然这可能只是一个作业，有时候打分数可能会跟速度和面积有 : 关系，可以考虑一下trade off罗~ : 不过synthesis可以帮你合出CLA唷!这点我倒是不知道... : 以为随便写个A+B都只是合出ripple而已... : 不知道CSA也可以合得出来吗??? --

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