作者sasako (微笑待人)
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标题Re: [请益] Design Compiler
时间Sat Dec 22 02:15:39 2007
※ 引述《simonyoyo (yoyo)》之铭言：
: 请问一下有经验的大大
: 我用Design Compile合成一个电路
: 假设我下5ns的constraint
: 然後经过DC合成後他告诉我这个电路只能meet 5.6ns
: 这时候我把他合出来的netlist去做gate-level simulation
: 却不能run到5.6ns而只能run到5.8ns
: 之後我又用5.8ns在去合成一次
: 然後我再把合出来的电路做gate-level simulation
: 这时又跑不到5.8ns了
: 这是什麽问题呢
: 这样我的电路到底最块可以跑多快呢
感觉满正常的..
虽然用5.6ns去合成，不一定就能跑5.6ns..
合出来的report本来就是用来参考的!!!实际上不见得你
合多少就能跑多少..
假如一些不理想条件又设得更严，有可能又会跑更慢..
这也是为什麽你还要做gate-level simulation理由罗!!!
我是建议你可以继续往下压时间，压到slack变成负的为止，
再来跑看看..
且我是不知道你引用db档是slow还是fast，真实情况是要
用slow，report会有show出来...
fast和slow其实又可以差到1ns以上..
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.132.144.169
※ 编辑: sasako 来自: 220.132.144.169 (12/22 02:23)
※ 编辑: sasako 来自: 140.114.25.119 (12/22 11:16)
1F：推 bighead319:把时间压到负的这没意义吧，比你需要的时脉再多一些 12/24 19:34
2F：→ bighead319:margin给APR分段吃去吃就可以了，不然为了timing塞一堆 12/24 19:35
3F：→ bighead319:buffer跟选用大尺寸的gate或大面积架构根本over design 12/24 19:37
4F：→ bighead319:用ripple即可达成目的的话，何必为了压时间让他用CLA 12/24 19:38