作者simonyoyo (yoyo)
看板Electronics
标题[请益] Design Compiler
时间Sat Dec 22 01:30:04 2007
请问一下有经验的大大
我用Design Compile合成一个电路
假设我下5ns的constraint
然後经过DC合成後他告诉我这个电路只能meet 5.6ns
这时候我把他合出来的netlist去做gate-level simulation
却不能run到5.6ns而只能run到5.8ns
之後我又用5.8ns在去合成一次
然後我再把合出来的电路做gate-level simulation
这时又跑不到5.8ns了
这是什麽问题呢
这样我的电路到底最块可以跑多快呢
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