※ 引述《peterstun (彼得)》之铭言： : 有些问题我会参考c语言的写法 : 不过verilog中 begin ....end 的使用时机是什麽? 是必须的吗? : 在 assign c=......时就不用 : 在跑loop时会用到 begin的使用时机是啥呢? 谢谢 1. verilog是硬体描述语言，写法请不要参考C的，就算看起来很像... 2. verilog定义了很多语法供不同场合用，像是test bench是要产生pattern ，不需要在意是否可合成，因此可以写的像是高阶语言。所以要看你写的 是那一层次的。behavioral、RTL、甚至是cell define等，各有不同。 3. 原则上你只要记得多行叙述时，需要begin ... end。而assign通常是一行写完。 其他部分多写些就会比较清楚，就不详述了。 希望对你有所帮助^^ --

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