作者kenyun (睡梦中的Zito)
看板Electronics
标题[问题] verilog的号数问题
时间Sun Dec 2 13:16:20 2007
请问前辈有没有一种宣告方法可以让一个reg或wire起始定义就是有号数的
我的意思是说，经过这样的宣告之後，
这个wire经过的元件不管是+-*/都会是有号数的输出，
>, ==, <,会是考虑有号数的结果
有这样的宣告吗？
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.117.160.138
1F：推 tkhan:有..资料自己查.. 12/02 13:17
2F：推 ptta:reg signed [7:0] your_reg; //用signed宣告 12/02 15:06
3F：推 kenyun:感谢前辈 ^^ 12/02 15:41