※ 引述《pow (体脂肪35%)》之铭言： : ※ 引述《kenny750730 (伤心人)》之铭言： : : 想请问各位在做元件的板友们 所谓90nm 65nm 45nm 制程技术 : : 指的究竟是闸极长度(即通道长度) : : 还是说指的是drin 到source : : 的总长度 然後闸极长度(通道长度)是 90/2=40nm多 65/2=30nm多 : : 45/2 =22nm多 : : 这网站说 http://www.oc.com.tw/readvarticle.asp?id=4166 65nm制程 : : 闸极长度是65一半 大约30nm左右 : : http://tech.digitimes.com.tw/ShowNews.aspx?zCatId=142&zNotesDocId=7CFECDF24CE92F04482571E200674481 : : 这网站说 65nm制程就是闸极65nm长 : : 我搞混了..... : : 最近听到两个说法 有点搞迷糊 不好意思 : : 还请各位板有指点一二 谢谢 : 第一个网站的来源应该是 : ftp://download.intel.com/technology/silicon/65nm%20IEDM%2004%20paper.pdf : 请注意 : Foundry说的制程名称不等於实际gate length : 那只是代表一个technology node : 例如有的号称.18um 可是Lmin=200nm : 还有.13um 可是Lmin=120nm : 这种东西不一定的 : 这跟marketing的诉求比较有关系 : 至於Lmin是制程名称除以二 : 应该是你自己看到intel那篇文章之後推论的吧? : 一般来说 : 制程名称跟Lmin应该是要蛮接近的 : 可是为什麽intel的会差这麽多 : 我想是因为他们没有把gate oxide跟着变薄 : (oxide的厚度才是最critical的因素) : Cox并没有到达真正的35um制程应有的地步 : 所以说 他们很公道的claim制程特色:p : 我的连结里面那边文章说得很清楚 : 他们用厚的gate oxide(1.2nm)来减少leakage current : 搭配strain silicon来增加速度 : 达成数位电路(logic)low power/high speed的目的 : 另外 : 04年8月的文章... 无论如何 很感谢你的回应 但是我得跟你说一下 GATE　oxide 1.2nm已经是非常非常小了 也已经几乎是极限了　　在更薄　量子穿遂效应会很严重导致杂极漏电流大增 其它你解释的都很合理　　可是　ＩＮＴＥＬ也宣布45nm技术节　闸极（通道）长度 也约略是45/2nm = 20nm左右　　32nm技术节点在实验室也被作出　　闸极也大约 32/2=16nm左右　　所以我才搞混　　觉得刚好都是除二　 有人说1/2 pinch是只金属连线...我也搞不清楚　 现在乱掉 但是不论如何都很感谢你费心解释　　　真的！！ --

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