作者sasako (微笑待人)
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标题Re: [问题] verilog 程式问题...
时间Wed Oct 31 20:20:56 2007
※ 引述《peter921 (PP)》之铭言：
: 小弟我是最近才学到verilog.....
: 现在是写个jk counter的simulate来练习....
: 但是在sim的时候会出现个error
: # ** Error: (vsim-3601) Iteration limit reached at time 0 ns.
: google一下好像是有死回圈的样子...(是吗?)
: 可是我照着书上的格式打的说....
: 能帮找一下错误吗?我找了三天了...囧
: code:
: module sti_jk;
: reg j,k,clk,clr;
: wire q,qbar;
: initial
: $monitor($time, " Count Q = %b", q); <=出错後这行会反白...
: JK_flip_flop qqqq(q,,j,k,clk,clr);
: initial
: begin
: clr=0;clk = 1'b0;j=1'b1;k=1'b1;
: forever #10 clk = ~clk;
: end
: endmodule
以上是你的test_bench唷????
还没看下面，你test里面没给时间，你是要他怎麽动压?????
你可以随便参考一下书上写的test都会有时间压...
你这个完全没有也....
除了没时间之外，你也没设定timescale
: jk的code@@:
: module JK_flip_flop (q,qbar,j,k,clk,clr);
: output q,qbar;
: input j,k,clk,clr;
: wire temp;
: assign q = temp & ~clk & ~clr;
: assign qbar =~q;
: assign temp =(( j & ~q)|(~k & q));
: endmodule
: 先谢谢各位板友了...
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◆ From: 140.114.25.119
※ 编辑: sasako 来自: 140.114.25.119 (10/31 20:22)