作者peter921 (PP)
站内Electronics
标题Re: [问题] verilog 程式问题...
时间Mon Oct 29 07:49:14 2007
囧....
我还是找不到问题....
但是我发现了...好像不是程式码的问题....
我sim我之前写的练习...
一样会跑出...# ** Error: (vsim-3601) Iteration limit reached at time 0 ns.
所以不知道是不小心设定到啥了....
所以想问一下有没有什麽设定没设定好的话会出现这个讯习的??
还是先谢谢大家了
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 59.104.159.249