※ 引述《OmOq (Nice Guy)》之铭言： : 请教一下Full custom与Cell based要整合时的一些问题!!! : 我打算设计一个电路共分两部分 : 第一部份 我都是自己用laker画layout 并萃取电容参数 : 行成netlist(.sp)档了 : 而第二部分的控制电路 我打算用Verilog来编写 : 如此一来 请问有办法做整合的动作吗? 整合?你应该是指co-simulation动作吧 最简单的 你可以用candence里面的软体(spectre)跑 模拟的模式选择"spice-verilog"就可以 不过细节当然很繁琐 就要抓些文件来阅读 CIC也有提供相关的课程 有兴趣的话可以去听 : 目前我有找一些资料 像是Design Compiler与SOC Encounter之类的 : 好像是做Cell based流程的合成与placing & routing的工具吧(?) 是 : 请问有办法将其转成.sp档与Full custom做整合吗? 可以 做完P&R可以输出两种.v档 一个可以拿来跑verilog 另一个可以拿来做LVS 做LVS也很简单 在工作站环境中下"v2lvs"这个指令 v2lvs -v CHIP.v -l umc18_lvs.v -o CHIP_source.spi -s umc18_lvs.spi -s1 VDD -s0 GND (以上是不包含memory cell的指令 有用到RAM的话 就还要在加) umc18_lvs.v跟umc18_lvs.spi是foundry(or CIC)提供的 CHIP.v是做完P&R产生的 另外 若是使用台积电的制程 参考准位要改成"VSS" 这样就可以转出数位电路相对应的sp档(CHIP_source.spi) 就可以跟你lay的电路做co-LVS verification 不过 这样做的是block LVS 也就是tool不会check数位电路里面的电路(反正一定对) 只会check数位电路跟你lay的电路节点是否正确 除非你们lab手上有library cell 那作法就更多了XD : 还是必须使用别的方式做整合呢? : 因为没有学过 只是上网找资料 有错的地方请大家指教 谢谢!!! --

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