作者volare929 (心碎中)
看板Electronics
标题Re: [问题] FPGA问题
时间Wed Oct 3 23:34:54 2007
※ 引述《acelp (未来，一直来一直来)》之铭言：
: 我有一些疑问
: "每一次烧录""时"" 给三次讯号"
: 不是烧完code download到FPGA才开始测试吗?
没错，就像你讲的那样，
我是烧完code download到FPGA才开始测试
可能是表达不清，抱歉。
: 其次每一次download的档案都没有重新P/R过?
对，都是同样一个BIT档，没有再P/R过。
: 那理论上电路就没有差异性 look up table/ placement都一样
: 既然一样 应该download完後 每次跑出来的结果应该一致吧
: 怎麽会第一次download的电路没问题 第二次就有问题?
这正是我纳闷的地方。所以想问问看有没有一些方向。
: 理论上应该一直试 就是会每次都不太稳定吧
这句话我不太了解。
: simulation确定design没问题了吗?
function simulation 没有问题
而且P/R後的simulation也没有问题
: 其次LX60跟Altera的FPGA有可能制程不太一样
: 假使有不同clock domain的问题 有可能在某些速度快的FPGA看不太出来
: (我比较prefer是meta stable:p)
这:P我也不知道
谢谢你的回应
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◆ From: 218.168.45.108
1F：推 CuckooBoy:可能要问一下厂商了... 10/04 20:55
2F：推 Acme:design内的clk domain都有清楚? clk source稳吗 ? 10/04 23:06