我有一些疑问 "每一次烧录""时"" 给三次讯号" 不是烧完code download到FPGA才开始测试吗? 其次每一次download的档案都没有重新P/R过? 那理论上电路就没有差异性 look up table/ placement都一样 既然一样 应该download完後 每次跑出来的结果应该一致吧 怎麽会第一次download的电路没问题 第二次就有问题? 理论上应该一直试 就是会每次都不太稳定吧 simulation确定design没问题了吗? 其次LX60跟Altera的FPGA有可能制程不太一样 假使有不同clock domain的问题 有可能在某些速度快的FPGA看不太出来 (我比较prefer是meta stable:p) ※ 引述《volare929 (心碎中)》之铭言： : ※ 引述《volare929 (心碎中)》之铭言： : : 前面那篇表达不是很清楚。 : : 就是说我遇到了一个怪现象， : : 就是同样一个BIT档案烧录， : : 烧第一次跟烧第二次，烧第三次得到的结果竟然会不一样。 : 我把观察以及量测到的结果说明如下。 : 猜测1：杂讯问题 : 当初以为是杂讯造成的不同的结果， : 但是当我烧录第一次时， : 我给了三次输入讯号， : 都会得到一模一样的输出。 : 烧第二次时， : 一样给了三次输入讯号， : 也会得到一模一样的输出， : 但是就是跟前一组(第一次烧的)答案不一样。 : 也就是说，做了烧录的动作，电路就改变了。 : 猜测2：Verilog Code问题 : 使用了另外一块板子(Altera的)， : 可以得到我想要的结果，不会像原先那样只要重烧，就得到无法预期的电路。 : 请各位板友给我一些Debug的方向或者建议，谢谢 : 备注：我原先使用的板子是Xilinx 的xc4vlx60 搭配ISE 8.2i版的软体 --

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