※ 引述《sasako (smile~^^)》之铭言： : ※ 引述《bakerly (bakerly)》之铭言： : : ^ : : 问题出在这里.. : : wire 宣告是可以用逗号分开 : : 可是如果你同时作assign 的动作时一次只能给一个 : : 不能用逗号来分开 : : 你用两行wire 来宣告应该就可以了 : 我後面那个","并不是在宣到第二个wire 那个是参照之前人家教的语法 : XXX.XXX.XXX,[x:x](wire_name) : 简单讲就是 : 把我要取出的讯号线 assign给test中宣告的一条wire : 在同一个module可能会写"wire A=B;" 只不过现在这个B在别的module里面... : 所以我也是参考范例的语法，所以不知道这样写哪里有错... : 所以逗点後面的那条线的名称，指的是其他module里面宣告的线.. : 并不是我在test中宣告的 所以你的意思是 TOP_LDPC_Decoder.RF_Access_For_LLR.MA,ready_to_decode_output 是一个讯号? 那这个名字就是错的，名字里面不可能出现"," 重讲一次 verilog 允许从别的module 里拿讯号来看 TB----A |-B |-C--D |-E-s1 你要在tb里看e的s1讯号怎麽看... 直接在你的TB 里要看讯号的地方用(TB).A.C.E.s1取代 或是assign ABC = (TB).A.C.E.s1; 然後拿ABC来用 XXX.XXX.XXX,[x:x](wire_name)这个是错的 verilog 的名字里面不可以出现","要指bus的话XXX.XXX.XXX[x:x] 就可以 --

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