作者sasako (smile~^^)
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标题Re: [问题] 请问一种verilog的语法..
时间Thu Sep 20 14:56:47 2007
※ 引述《bakerly (bakerly)》之铭言：
: ※ 引述《sasako (smile~^^)》之铭言：
: : 推 tkhan:error的message是？.. 09/20 00:08
: : → tkhan:感觉少了最上层... 09/20 00:09
: : → tkhan:最好学会怎麽看懂compiler出现的错误message.. 09/20 00:10
: : 感谢回应
: : wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,
: ^
: 问题出在这里..
: wire 宣告是可以用逗号分开
: 可是如果你同时作assign 的动作时一次只能给一个
: 不能用逗号来分开
: 你用两行wire 来宣告应该就可以了
我後面那个","并不是在宣到第二个wire 那个是参照之前人家教的语法
XXX.XXX.XXX,[x:x](wire_name)
简单讲就是
把我要取出的讯号线 assign给test中宣告的一条wire
在同一个module可能会写"wire A=B;" 只不过现在这个B在别的module里面...
所以我也是参考范例的语法，所以不知道这样写哪里有错...
所以逗点後面的那条线的名称，指的是其他module里面宣告的线..
并不是我在test中宣告的
: : ready_to_decode_output;
: : |
: : ncvlog: *E,EXPEQL (final_test.v,136|90): expecting an equal sign ('=')
: : [3.2.1][6.1(IEEE)].
: : 这是他出现的东西
: : 说真的 看不太懂...
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◆ From: 220.132.144.169
※ 编辑: sasako 来自: 220.132.144.169 (09/20 15:06)
1F：→ acelp:,改成.吧 我没用过,都用. 09/20 15:54