作者sasako (smile~^^)
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标题Re: [问题] 请问一种verilog的语法..
时间Thu Sep 20 01:22:16 2007
1F：推 tkhan:error的message是？.. 09/20 00:08
2F：→ tkhan:感觉少了最上层... 09/20 00:09
3F：→ tkhan:最好学会怎麽看懂compiler出现的错误message.. 09/20 00:10
感谢回应
wire ready_to_decode_output = TOP_LDPC_Decoder.RF_Access_For_LLR.MA,
ready_to_decode_output;
|
ncvlog: *E,EXPEQL (final_test.v,136|90): expecting an equal sign ('=')
[3.2.1][6.1(IEEE)].
这是他出现的东西
说真的 看不太懂...
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.132.144.169
4F：→ acelp:LLR.MA,ready? 怎麽有逗号 而且top应该是你的testbench吧? 09/20 07:58