作者sasako (smile~^^)
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标题Re: [问题] 请问一种verilog的语法..
时间Wed Sep 19 23:52:17 2007
1F：推 tkhan:top.XXX.XXX.XXX 09/19 15:05
2F：推 sasako:top是module name or instant name??? 09/19 15:10
3F：→ sasako:或是麻烦举个例子... 09/19 15:14
4F：→ acelp:把整个结构写出来top(最上层).A.B.name 09/19 17:45
不懂...
依照我现在写法
wire ready_to_decode_output =
TOP_LDPC_Decoder.RF_Access_For_LLR.MA,ready_to_decode_output;
TOP_LDPC_Decoder是test引用top module的instant name
RF_Access_For_LLR是top module里面引用的其他module 的instant name..
以此类推
ready_to_decode_output
是一个module中宣告的讯号线 并不是in out port，只是单纯宣告wire
总之compile有error
不知道是哪里有错...
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.25.119
5F：推 tkhan:error的message是？.. 09/20 00:08
6F：→ tkhan:感觉少了最上层... 09/20 00:09
7F：→ tkhan:最好学会怎麽看懂compiler出现的错误message.. 09/20 00:10
8F：→ zerocustom00:感觉你是要看某个信号的Timing但在TOP Pgae时没宣告 09/20 09:45
9F：→ zerocustom00:他是个output port.只宣告他是个internal wire. 09/20 09:48