作者sasako (smile~^^)
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标题[问题] 请问一种verilog的语法..
时间Wed Sep 19 14:55:12 2007
在test中
听说可以引入module A中的module B中的....某一条线
就是说我可以不需要把某一条线牵到最外部(top)的module..
依然可以可以在test引用这条线...
请问有人知道这种语法吗？
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.25.119
1F：推 tkhan:top.XXX.XXX.XXX 09/19 15:05
2F：推 sasako:top是module name or instant name??? 09/19 15:10
3F：→ sasako:或是麻烦举个例子... 09/19 15:14
4F：→ acelp:把整个结构写出来top(最上层).A.B.name 09/19 17:45