作者zxvc (zxvc)
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标题Re: [讨论] HDL有这种语法?
时间Tue Sep 18 09:45:22 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: ※ 引述《zxvc (zxvc)》之铭言：
: : Xilinx ISE合得出来，只要你选到支援DDR的FGPA/CPLD晶片：
: : http://web.cc.ncu.edu.tw/~93501025/DDR.png
: : Quartus II我不清楚。
: 我不太熟verilog...
: 不过,感觉你的写法类似...
: process(clock) begin
: if clock='1' then
: x<='1';
: else
: x<='0';
: end if;
: end process;
: 如果是这样的话....一般不支援DDR的FGPA/CPLD晶片也可以做
不一样，请注意图中Post-fit simulation的结果，
这并不是一个Combinational logic。
Q讯号是在Clock的正缘与负缘sample资料。
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往生净土咒：
南无阿弥多婆夜 哆他伽哆夜 哆地夜他 阿弥唎都婆毘 阿弥唎哆
悉耽婆毘 阿弥唎哆 毘迦兰哆 伽弥腻 伽伽那 只多迦隶 莎婆诃
《佛说阿弥陀经》
http://web.cc.ncu.edu.tw/~93501025/amtf.doc
《金刚经》
http://web.cc.ncu.edu.tw/~93501025/jg.doc
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.115.204.3
1F：推 CuckooBoy:原来如此... 09/18 09:57
2F：推 CuckooBoy:其实我不是执着一定要两个触发 09/18 10:14
3F：→ CuckooBoy:而是,我这边有DDR的范例,他是这种写法,我朋友要看这范例 09/18 10:15
4F：→ CuckooBoy:的模拟波型,现在就是那边合成不出来...所以才HIGHLIGHT 09/18 10:15
5F：→ CuckooBoy:如果要上下缘触发,我这边是有之前大大给的程式可以用 09/18 10:16
6F：→ CuckooBoy:那个范例只能说...有跟没有一样了~"~ 09/18 10:17
7F：→ zerocustom00:搞了老半天感觉像是白搭.对牛弹琴. 09/18 10:48
8F：→ zerocustom00:把RTL等同於C那样写.就是一般人最常犯的迷失. 09/18 10:57
9F：嘘 zerocustom00:如果单纯要看Behavior Sim的话你不会跑NC-Verilog等. 09/18 11:12
10F：→ zerocustom00:老是不知所云问了又答答了又不知到你问啥.?! 09/18 11:13
11F：→ zerocustom00:後来又冒出一句其实你不执着在什麽鬼地方打转.?! 09/18 11:13
12F：→ zerocustom00:事实上你一开头就是执着於此.跟你提了你又开使辩解. 09/18 11:15
13F：→ zerocustom00:你老是爱把问题拉的很长很臭.明知没sense仍为之. 09/18 11:16
14F：→ zerocustom00:真的很想知道你是那个研究所在做些什麽鬼?! 09/18 11:17
15F：→ zerocustom00:如果你连基本的模拟软体都不会用的话你好好学过吧. 09/18 11:18
16F：→ zerocustom00:不要老是自己什麽都不会却又跑来问一堆可笑的问题. 09/18 11:19
17F：→ zerocustom00:试问你这样的学习能力毕了业或是你现在已经在职了. 09/18 11:21
18F：→ zerocustom00:有什麽竞争力呢?! 09/18 11:21
19F：推 MasterChang:要模拟？我的妈啊！不会用ModelSim这类东西吗？ 09/18 13:32
20F：→ MasterChang:只是要模拟的话，一开始的语法就会过了，模拟结果也会 09/18 13:33
21F：→ MasterChang:正确，跟你Target能不能合成一点关系也没有... 09/18 13:34
22F：推 CuckooBoy:ㄟ?M大说的好...我干嘛合成....我怎麽没想到~ 09/18 13:50
23F：→ renj:不好意思.... 我笑了... 囧rz 09/19 00:52
24F：推 pow:想知道是哪一间研究所+1 09/19 02:23
25F：→ zerocustom00:这是JOKE版吗?!老有这神经病傻傻的乱问一通?! 09/19 10:01
26F：推 renj:他..应该...只是..没想到...... 09/19 12:32
27F：→ renj:不过我比较好奇的是...原po要一个不能合成的模拟做什麽.. 09/19 12:32
28F：推 MasterChang:不是不能合成。能不能合成要看Tatget有无对应的硬体。 09/19 13:36
29F：→ MasterChang:还有合成器能不能跑复杂触发的sataement。 09/19 13:38
30F：推 MasterChang:比如乘法器，合成器在合成时应该是检查该TARGET有无内 09/19 13:43
31F：→ MasterChang:建乘法器，有就会直接使用。没有就是用额外的逻辑合成 09/19 13:44
32F：→ MasterChang:，Xilinx基础课程就会有提到。 09/19 13:45