※ 引述《zerocustom00 (刃 雾要)》之铭言： : 如果今天你写出 always @ ( posedge clk or negedge clk ) : 经过QuartusII合得出硬体那可真的要开开眼界。 Xilinx ISE合得出来，只要你选到支援DDR的FGPA/CPLD晶片： http://web.cc.ncu.edu.tw/~93501025/DDR.png Quartus II我不清楚。 : 你在一个FlipFlop里assign两个clock source。 : 那请问你的sample点到底是要以positive edge or negative edge为latch point。 : 光从这点想不就很不合逻辑了吗？ : 如果你一定要弄个posedge clk 以及negedge clk在你的design里。 : 你乾脆单独使用posedge clk & negedge clk的FlipFlop去做你的design。 : 但个人从为在design中写出这样的玩意。 : 在Design Review一定会被讨论一翻。 : 这样在Physical Design时整到的就会是你自己。 : DDR controller绝对不可能是用 : always @ ( posedge clk or negedge clk )这样的方法提高读取资料的速度。 : 要是这麽单纯何必卖那麽贵呢？ : 就以前写的sram/sdram controller : 大概不外乎算出所需频宽搭配line buffer/pll让read/write 不会conflict。 : 希望不要再执着於always @ ( posedge clk or negedge clk )这个问题。 : 以及希望你在回应文章时稍微注重内容及品质。 : 毫无内容的回问请免了，以免整个版又环绕在你的"答客问"中。 : 诚恳的建议你好好去买本基础的书看他个几次。 : 先把基础熟了再开始做些design。不然就算一两年後你的程度仍在这打转。 : ※ 引述《CuckooBoy (阿书)》之铭言： : : 嗯~我就是看到Verilog有always @(posedge clk or negedge clk) : : 所以,我深深相信可以这样做,但是当我使用VHDL写时却没办法写出来... : : 此时,看了错误讯息,觉得又好像没办法PROCESS存在两个CLOCK触发... : : 所以在 可以 和 不可以 之间.......觉得很怪 : : 又听到M大说.........."很简单"........"可以"......... : : 但.............我就是合成不成功!! : : 所以就提出问题!! : : 目前问题不是在於..."上下缘皆接触发有没有这种语法"....而是软体为什麽无法合成 : : 谁有成功案例,分享一下你是用哪个方法合成... -- 往生净土咒： 南无阿弥多婆夜　哆他伽哆夜　哆地夜他　阿弥唎都婆毘　阿弥唎哆　 悉耽婆毘　阿弥唎哆　毘迦兰哆　伽弥腻　伽伽那　只多迦隶　莎婆诃 《佛说阿弥陀经》http://web.cc.ncu.edu.tw/~93501025/amtf.doc 《金刚经》http://web.cc.ncu.edu.tw/~93501025/jg.doc --

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