作者acelp (未来，一直来一直来)
看板Electronics
标题Re: [讨论] HDL有这种语法?
时间Mon Sep 17 22:05:35 2007
拍谢...讲句实话我没写过VHDL 所以可能会说错:p
之前厂商的VHDL的code为下 if内触发的statment只有一个
"IF ((Sys_clk'EVENT AND Sys_clk ='0') or (Sys_clk'EVENT AND Sys_clk='1'))"
就我的想法应该是rtl
"always @(posedge clk or negedge clk) "
但是今天这位C网友大大的问题在於
"if (clock'event and clock='1') or (clock'event and clock='0')"
我想VHDL有if ... or ... then ...的语法吗?
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不好意思 小弟真的没用过VHDL 也懒得查manual了
※ 引述《CuckooBoy (阿书)》之铭言：
: ※ 引述《CuckooBoy (阿书)》之铭言：
: : 这列...最让我觉得奇怪..
: : 我在想这该不会是testbench才可以用的模拟时的语法
: : 哇~~所以真的可以合成就对了......真怪~~我真的没看过这种语法
: 为什麽...我合成不了?>"<
: process(clock) begin
: if (clock'event and clock='1') or (clock'event and clock='0') then
: ...............
: end if;
: end process;
: Error (10628): VHDL error at test.vhd(81): can't implement register for two clock edges combined with a binary operator
: 你的意思好像是...
: result<=(clock'event and clock='1') or (clock'event and clock='0');
: 但出现......
: Error (10298): VHDL attribute error at test.vhd(80): return value type of attribute "event" must match object type std_ulogic
: 不太懂他的意思,不知道怎麽改....>"<
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