作者ineedhope (ineedhope)
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标题[请益] Xilinx FPGA Virtex2p && ISE
时间Wed Sep 5 15:11:13 2007
大家好~
想在FPGA上验证一个用Verilog写好的design(叫做 A)
目前遇到了一些问题
想请教版上有经验的大家
A 已经用design vision with UMC .18 cell library合成後
跑post-synthesis simulation後，确定functionality是正确无误
可是 A 经由 ISE 的flow合成 && P&R後
跑ISE中的Post-place and route simulation
有一些输出脚位都是 Z (high impeadance)
在FPGA prototyping时
是不是需要有一些Verilog的写法需要注意??
才不会造成最後结果不如预期....
卡了好久 快疯了
谢谢大家
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◆ From: 140.116.187.216
1F：→ zerocustom00:constraint应该有下吧.没下也应该不会全都Hi-Z才是. 09/06 16:43
2F：→ ineedhope:没有下任 何的constraint 合出来就惨西西 09/07 01:33