作者zerocustom00 (刃 雾要)
看板Electronics
标题Re: [请益] 请问 Altera CycloneII FPGA 的问题
时间Wed Aug 15 18:45:21 2007
我通常是这样设定
PLL_U0 U0( ~rst_n, clk_in, clk_out, locked ) ;
rst_n 为low Reset.
clk_in:输入input clock
clk_out:输出demand clock
PLL 锁住频率完成的话locked会由0->1.
试看看吧.
※ 引述《arclitetank (More than meet the eye!)》之铭言：
: 各位大大好
: 小弟最近使用Cyclone II这个晶片的FPGA
: 因为需要用到PLL所以有使用里面的 altpll这个function
: 我一开始没有加逻辑进去
: 把PLL出来的clock拉进global clock network
: 但是lock signal一直没有到high...冏...
: 後来把clock signal接到LED上面 灯都有亮 按reset也都有反应
: 但是lock 还是一直没有到high
: 不知道各位大大有没有遇过类似的问题 @@"
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