数位设计的某些target的确以DSP的应用为主 但是我想应用的层面有分General与special两种? 而special则以ASIC为大宗 反之General则以CPU或DSP为主 尤其您做multimedia 在此领域的standard层出不穷 假使做AISC大概都死光了吧? 应该都是以CPU应用居多 而电路设计分同步与非同步 同步设计所以为主流 应该还是应用简单 掌握度高为主 所以几乎看到的design都已同步设计为主 反之 非同步设计有很多问题 timing control与非同步会遇上很多不可预期的问题 也因此在EDA上的发展非常的缓慢 但是真的没有非同步设计的产品? 还是有的 过去以简单的device为主 可是看看这一两年 ARM跟其他CPU业者 开始推出高阶的非同步CPU 讲求的是什麽? 就是低耗电... 想想同步设计都围绕在clock上 要多少DFF clock tree要多少buffer跟delay? 这些EDA都会帮你做好 但是也会变成同步设计的包袱 我看的是这点 所以我才说未来的非同步设计 应该会慢慢浮出台面:) 其次 Maddulin网友所提的三种design 04/07的两篇论文我应该可以想像 大概都是以一些技巧 如用MUX取代DFF架构性的改变来省transition 通常都是area与power consumption的拔河 但是阁下的design假使跟前两篇论文用同样的cell library与EDA却如此杰出 那鄙人真是由衷的佩服 实是优秀 倘若您不嫌弃 这三篇能在IEEE上查的到吗? 能否让在下见识一番? #的应用 如某网友推文一般 我也听过在跨clock domain时有其好处 毕竟有的design可能clock domain就至少两个以上 我自己做过的就有三个clock domain 内建两套PLL与一个recovery clock 不过我也为此吃过非常多苦头 在此跟大家宣传一下 Cadance有CDC(clock domain check):p 我长官为了省DFF 一堆test bench/FPGA没检查的未爆弹 我自己是de到要死 另一位网友提到的gate level design 不巧不才也有一点点了解 有时候把CPU或是一些ASIC decap来看 不难发现有部份数位电路都不是cell base 在EDA公司不断的吹嘘他们合成/最佳化能力之时 这事实上反而是他们的弱点 数位电路某些相似性高级重复性高时 用full custom design可以gain到不少好处 不管是area或power consumption 而EDA tool有时候为了广泛性 往往在这点作得soso... 因为你写的code他检查不出feature或是他的library没有 就是土法炼钢了 举个最简单的例子 有人做memory是用EDA去合成的吗? 现在大公司自己都有养专门的人在做full custum design 也有网友提到数位电路就直接analog了 在某些design讲求低成本时 制程不断shrink下 类比电路往往会变成一种包袱 早期某些数位电路可能会用类比实现(rtk的早期网卡) 数位电路会随制程shrink而有效缩小 但是类比电路却不然 不但无法像数位电路有效缩小 连架构可能都要改变 我现在在业界比较少听到数位电路改用类比电路取代 @_@ 未来的趋势反而是类比电路PLL/DAC/ADC有趋势往transfer level走 RTL有时後是一种捷径 但有时後却是束缚了自己 gate level或是full custom多少懂一点 还是总有用到的一天 ※ 引述《Maddulin (what else do u focus?)》之铭言： [恕删] : 谈这些问题我一定从理论,背景精神切入,这样视野才广 : digital circuit 必然以实现处理 DSP 为发展, 这点无庸至疑 : DSP 的运算精神就是 clock-based 亦即 sampling : 当然电路的完全同步,当设计的复杂度提升, : 过度的同步要求便对电路的实现造成瓶颈 : 虽然我们可见到非同步设计的确非常有他的必要性 : 不过非同步设计必需建立在同步设计之上 : 因为clock 是 DSP 理论的基础 : 因此小弟认为若设计牵扯非同步, 设计的精神还是在於同步设计 : 进一步谈到 area, power 的问题, 我提出一个我自身研究的实例做为印证 : 同样的spec. (multimedia 应用), 同样的 processing capability : JSSC'04 250kgate/10mW (.18 1.2v) : TCSVT'07 300kgate/4mW (.18 1.3v) : 我们的设计 100k/0.7mw (.13 1.2v) (dyn. power 0.3mW) : 同时我们的设计有更好的system performance,特别在於某些环境,greatly : 这些数据都是极客观比较, 没有背後隐藏的事实 : 我们也没有使用太特别的演算法,但就是比目前学术界最顶尖的设计好上数个order : 看来不可思议? 何故? 如同我曾说过, 电路设计者必需有一定程度的理论基础 : 硬体设计是门艺术,非常强调天分,同样的理论,在某些人手上就是像变魔术 : 在那些成熟的工业 例如建筑,航空 ... 都是如此 : 我想谈的事,许多的设计是要看设计者的功力, 功力不是做做黑手 : 随便写写 code 就会出来 : 欠缺严仅的分析 设计者的功力绝对是天差地远, : 所以同步设计是否真的 more area/power cost? : 我想未必, 还是要看设计者的能力而定, : 某此设计者就是用一些简单的设计技巧就能端出满汉全席 : 另外一个问题我想进一步讨论的就是为何我关於放 # 的问题 : 为何我如此排斥? 我那时的说法只是把我的想法简略的表达出来 : 以下我只从 cell-based 的角度切入 : 数位电路的设计的演进及间题的切割有其背景及必要性 : cell-based flow 目前的理论将巨大的设计问题做有效的垂直切割 : 每个层级所考虑的问题或是层级间的 interfact, 或是跨 domain : 都有其背景及必要性, 理论与应用就在这样的环境底下孕育发展 : 以RTL为例, 它是 cell-based flow 设计垂直切割中可说是最重要的一个层次 : 系统的设计目前仍主要由 RTL 所述描, 在某方面, 专注於 RTL 层级的设计 : 能给系统设计者带来非常主要的正面价值 : 特别是让我们能站在巨人肩膀的那些动辄数亿 CADs 便是基於这样的切割而发展 : 即然我们已有效的 切割这些问题 (基於发展背景或精神), 代表某程度而言, : 我们必需学习更高 abstraction 的体会, 在此层级下学习信任的遵从那些设计限制 : 限制就字义看来, 或许没有必要, 例如为何 RTL 不处理 cycle 内的 timing? : (暂且先将 RTL 视为一种逻辑描述的方法, 如果你喜欢 就叫它 ABC) : 但这些发展都是包含处理这些限制最佳与期望最佳解, : 或是正确的说是"限制"由此而生 : 若能跨 domian 而有效率,或是更佳解, 那问题的切割就并非如此 : 理论不断进步,看问题的角度也可能改变, : 例如 RTL 逻辑描述某程度而言并不是那麽有效, 我们可以将问题的abstraction : 提升至 algorithm/system level, 抽离 时钟-based description : (按: : 我个人持保留的态度, 一定行为的描述抽离了时钟的scheduling : 在此 abstraction 下, 不同时脉而同样的逻辑结果是完全 equivalency : 而此过程某些适度包含时序的逻辑就因此被剥离, 但这些逻辑合成的演算法 : 绝不可能超越人的思考与分析能力, 因此我个人认为要以 system/algorighm : level 的行为描述取代 RTL 是完全不可能的事, 除非我们只在乎东西会不会动) : 回到 RTL, 这一层级的逻辑描述只专注在 register transfer : 换言之, 所有系统的运算/逻辑的行为描述是看不见 cycle 这数字 : 在一个 clock edge 下, 同时转换, 这就是 DSP 的主要基础 : 既然没有 timing 的 information, 加 # 有何意义? 希望有这习惯的人思考这问题 : 如同a网友说 有些人这样做是为帮助阅读,分办 comb. logic/ seq. logic : 这样应该在 naming 去解决, 而不是破坏 RTL 的架构 : 会有这样想去的人, 我认为他不能融入 RTL 存在的精神与目的 : 这样真的很难设计出有水准的电路 : 另外,有人回说 fpga 内部有 cell 可呼叫 : 只要是 cell-based flow 都有 cell 可做为 instance : 可是这就不属於 RTL 层级下的设计, 你的 RTL synthesis对於这样的设计 : 不会有更好的合成能力, : 除非非有不得已的原因否则没有这样设计的余地 : 我已经证明,我们"专注"在 RTL 设计, 将有非常大的 benefits : 超越事必恭亲的 design vision, : 我们应该朝向设计的艺术前进, 如何设计出一流的电路 : 对这问题我的建义是多多培养 : 对设计正确的认知,包含用心的体会这些设计理论的精神与发展的背景 : 我想我能表达的都差不多了, 希望能给一些初学者不同的 vision --

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