※ 引述《acelp (未来，一直来一直来)》之铭言： : 可能众网友得思考一下 什麽是同步设计跟非同步设计 : 同步跟非同步设计的差异性在哪? 为什麽现在几乎所有的数位都围绕在clock? : 一般业界再用的几乎都是同步设计 : 所以才有Maddulin网友说的cycle间的东西不处理 : (不过事实上还是可以处理:p gate level上就可以作 : 但是这就脱离了RTL了) : 有些人习惯用#的原因 : 我听说是为了rtl simulation能从waveform判断讯号是combination还是DFF : 同步设计有非常多的缺点 耗电 area大等等 : 但是为什麽design几乎都走上同步设计? : 因为同步设计容易控制timing EDA也比较好发展 : (这也是为什麽很多只要懂逻辑的人都可以做数位设计 : 但是这种人一遇上问题 常常是de不完啊:p : 因为电路设计不只是靠逻辑观念) : 不过在走入90nm以下 慢慢非同步设计的观念也开始越受重视 : 搞不好 下一个世代另一个synopsys就是靠非同步的EDA起家:p acelp 网友说的不错 不过我有一些不同的见解, 提出来讨论 首先谈一下同步非同步的设计 谈这些问题我一定从理论,背景精神切入,这样视野才广 digital circuit 必然以实现处理 DSP 为发展, 这点无庸至疑 DSP 的运算精神就是 clock-based 亦即 sampling 当然电路的完全同步,当设计的复杂度提升, 过度的同步要求便对电路的实现造成瓶颈 虽然我们可见到非同步设计的确非常有他的必要性 不过非同步设计必需建立在同步设计之上 因为clock 是 DSP 理论的基础 因此小弟认为若设计牵扯非同步, 设计的精神还是在於同步设计 进一步谈到 area, power 的问题, 我提出一个我自身研究的实例做为印证 同样的spec. (multimedia 应用), 同样的 processing capability JSSC'04 250kgate/10mW (.18 1.2v) TCSVT'07 300kgate/4mW (.18 1.3v) 我们的设计 100k/0.7mw (.13 1.2v) (dyn. power 0.3mW) 同时我们的设计有更好的system performance,特别在於某些环境,greatly 这些数据都是极客观比较, 没有背後隐藏的事实 我们也没有使用太特别的演算法,但就是比目前学术界最顶尖的设计好上数个order 看来不可思议? 何故? 如同我曾说过, 电路设计者必需有一定程度的理论基础 硬体设计是门艺术,非常强调天分,同样的理论,在某些人手上就是像变魔术 在那些成熟的工业 例如建筑,航空 ... 都是如此 我想谈的事,许多的设计是要看设计者的功力, 功力不是做做黑手 随便写写 code 就会出来 欠缺严仅的分析 设计者的功力绝对是天差地远, 所以同步设计是否真的 more area/power cost? 我想未必, 还是要看设计者的能力而定, 某此设计者就是用一些简单的设计技巧就能端出满汉全席 另外一个问题我想进一步讨论的就是为何我关於放 # 的问题 为何我如此排斥? 我那时的说法只是把我的想法简略的表达出来 以下我只从 cell-based 的角度切入 数位电路的设计的演进及间题的切割有其背景及必要性 cell-based flow 目前的理论将巨大的设计问题做有效的垂直切割 每个层级所考虑的问题或是层级间的 interfact, 或是跨 domain 都有其背景及必要性, 理论与应用就在这样的环境底下孕育发展 以RTL为例, 它是 cell-based flow 设计垂直切割中可说是最重要的一个层次 系统的设计目前仍主要由 RTL 所述描, 在某方面, 专注於 RTL 层级的设计 能给系统设计者带来非常主要的正面价值 特别是让我们能站在巨人肩膀的那些动辄数亿 CADs 便是基於这样的切割而发展 即然我们已有效的 切割这些问题 (基於发展背景或精神), 代表某程度而言, 我们必需学习更高 abstraction 的体会, 在此层级下学习信任的遵从那些设计限制 限制就字义看来, 或许没有必要, 例如为何 RTL 不处理 cycle 内的 timing? (暂且先将 RTL 视为一种逻辑描述的方法, 如果你喜欢 就叫它 ABC) 但这些发展都是包含处理这些限制最佳与期望最佳解, 或是正确的说是"限制"由此而生 若能跨 domian 而有效率,或是更佳解, 那问题的切割就并非如此 理论不断进步,看问题的角度也可能改变, 例如 RTL 逻辑描述某程度而言并不是那麽有效, 我们可以将问题的abstraction 提升至 algorithm/system level, 抽离 时钟-based description (按: 我个人持保留的态度, 一定行为的描述抽离了时钟的scheduling 在此 abstraction 下, 不同时脉而同样的逻辑结果是完全 equivalency 而此过程某些适度包含时序的逻辑就因此被剥离, 但这些逻辑合成的演算法 绝不可能超越人的思考与分析能力, 因此我个人认为要以 system/algorighm level 的行为描述取代 RTL 是完全不可能的事, 除非我们只在乎东西会不会动) 回到 RTL, 这一层级的逻辑描述只专注在 register transfer 换言之, 所有系统的运算/逻辑的行为描述是看不见 cycle 这数字 在一个 clock edge 下, 同时转换, 这就是 DSP 的主要基础 既然没有 timing 的 information, 加 # 有何意义? 希望有这习惯的人思考这问题 如同a网友说 有些人这样做是为帮助阅读,分办 comb. logic/ seq. logic 这样应该在 naming 去解决, 而不是破坏 RTL 的架构 会有这样想去的人, 我认为他不能融入 RTL 存在的精神与目的 这样真的很难设计出有水准的电路 另外,有人回说 fpga 内部有 cell 可呼叫 只要是 cell-based flow 都有 cell 可做为 instance 可是这就不属於 RTL 层级下的设计, 你的 RTL synthesis对於这样的设计 不会有更好的合成能力, 除非非有不得已的原因否则没有这样设计的余地 我已经证明,我们"专注"在 RTL 设计, 将有非常大的 benefits 超越事必恭亲的 design vision, 我们应该朝向设计的艺术前进, 如何设计出一流的电路 对这问题我的建义是多多培养 对设计正确的认知,包含用心的体会这些设计理论的精神与发展的背景 我想我能表达的都差不多了, 希望能给一些初学者不同的 vision --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 220.141.232.207 ※ 编辑: Maddulin 来自: 220.141.101.117 (08/02 06:22)