可能众网友得思考一下 什麽是同步设计跟非同步设计 同步跟非同步设计的差异性在哪? 为什麽现在几乎所有的数位都围绕在clock? 一般业界再用的几乎都是同步设计 所以才有Maddulin网友说的cycle间的东西不处理 (不过事实上还是可以处理:p gate level上就可以作 但是这就脱离了RTL了) 有些人习惯用#的原因 我听说是为了rtl simulation能从waveform判断讯号是combination还是DFF 同步设计有非常多的缺点 耗电 area大等等 但是为什麽design几乎都走上同步设计? 因为同步设计容易控制timing EDA也比较好发展 (这也是为什麽很多只要懂逻辑的人都可以做数位设计 但是这种人一遇上问题 常常是de不完啊:p 因为电路设计不只是靠逻辑观念) 不过在走入90nm以下 慢慢非同步设计的观念也开始越受重视 搞不好 下一个世代另一个synopsys就是靠非同步的EDA起家:p -- C网友还是问问题之余 还是多看书吧 很多东西不是靠讨论就可以的 许多根基还是得看书才知道前因後果:) ※ 引述《CuckooBoy (阿书)》之铭言： : ※ 引述《Maddulin (what else do u focus?)》之铭言： : : 你常说的RTL, 你也说你写RTL , 但请问你知不知道什麽叫 RTL : : 什麽是 RTL h/w description 的精神? : : 什麽叫 RTL? : : "register transfer" level : : 在这 abstraction of description 内, 我们只在乎 clock sampling 的行为 : : 换言之就是 register 如何 transfer, 中间的计算完全不被描述 : : RTL不处理 cycle 内的行为, 请问不处理的事, 如何描述? : : 不能描述如何请RTL synthesizer 处理? : : 所以我很好奇怎麽会有这样的问题? : : 题外话 : : 很多人写 RTL 习惯加 #, 若不加delay 讯号就看不懂, 那就放吧 : : 但是严格说在 DUT (design under test) 加 #, 是背离 RTL 的最基本精神 : : 若持续习惯, 我想问他为何写HDL, 他自已也回答不出来, : : 若这样怎麽可能写出有水准的 design? 永远只能产出一流以下的设计 : : 不知为何写HDL, 不知自已在干嘛? 因为交作业吗还无可厚非 : : 若是做为未来的职业, 要麻重新反省自已在干嘛, : : 要麻就准备混口饭吃, 饿不死不过也吃不饱 : 我一直有一种感觉... : 不知道是不是跟大大意思雷同.. : 看了蛮多的数位电路设计的书 : 感觉数位电路都是以CLOCK为中心,若没有CLOCK就跟FPGA没有给OSC一样,它就没法跑 : 所以,很多功能都须要CLOCK,但是设计上都以RISING和FALLING为主的话 : 变成一变动就要一个周期以上或半个周期 : 所以,我才会问...若没有CLOCK可以做吗? : 还是,我朋友那个DELAY是用BUFFER做的或...类比电路做的? : 因为我看到做出来的东西真的可以DELAY : 如果,大大要说的意思跟我一样 : 那麽,我要说的是........也许我有那个观念,但我不知道如何表达 : 或者说.........我基础不好,所以没办法像大大说得这麽精准 : 因为这只是我的感觉,......还须要很多次的实验去证实或很多书的叙述去证实 : 也许,看过的书有这段,也许我对那些句子不太敏感.....没有马上记下来,所以会一在ꨊ: 问这些笨问题! --

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