作者jerboawang (jumpmouse)
看板Electronics
标题[问题] 请问verilog中，相同的module name所造成的错误
时间Wed Jun 27 22:09:15 2007
请教大家
假设有两个 file(.v), 档案里面的 module name 是一样的(port list也相同)
但那两个module是不同的 function
有办法让他 compile 过吗？
因为在跑模拟，需用到他人的 function ，作为 testbench 。
但却发生有许多的 module name 重复的问题
偏偏档案又很多，不太可能去改 module name (我觉得应该不需要这麽笨的作法吧)
只好看看原本verilog语法规则，是否有可以处理此问题的？
谢谢大家看完小弟的问题。
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