※ 引述《tjlo (小罗)》之铭言： : 学了这麽久的电路, 对 setup time 与 hold time 仍然不胜了解, : 有计算的公式, 但就是不能了解真正的涵义 : 想问下已经很清楚的人, 希望可以指点迷津 : 以下是我坚固的信念: : 若以一个正缘触发的电路来说, setup time就是输入资料必须距正缘多久前 : 准备好, 才不会使电路错误, hold time则是正缘之後需要维持多久才不会造成 : 後级电路的错误 data的edge发生在setup time之後的话 一般来说data就不会传过去 如果在hold time之前data就有变的话 （有点类似data还没完全传完的意思） circuit会变成unstable state 要过好几个clk cycle才会恢复成一般ready的状态 问哪一个越长越好的话 我也不知道答案 要给版上真正的高手回答 我只知道setup time越短越好 可以负值更好（不过负太多就不好了） 真的要猜的话 clock period越长越好 这样电路慢 可以随便设计 有另一个可能就是 问你问题的人把setup time的定义搞错了 : 有一次到公司面试的时候被问到 setup time跟hold time哪一个愈长愈好, : 我当场回答hold time, 因为我觉得hold time长才不会让後面的电路错误, : 但答案是setup time, 到这里我就迷糊了 : 听他解释说 hold time长, 则电路就慢了, 所以不好, 我也同意 : 但是setup time长, 就是电路越快吗? 亦或不管怎样 setup time长就是好的? : 感谢您看了我的一长串文字, 望能给点意见勒! : thanks --

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