作者proach (p.roach)
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标题Re: [问题] 关於ＶＨＤＬ的问题！！
时间Tue May 15 02:48:51 2007
※ 引述《chyihuann (作用力┴运动方向)》之铭言：
: 各位板上的大大，想请教一下一个关於ＶＨＤＬ的观念
: process(clk)
: begin
: if clk'event and clk='1' then
: if keyclk='1' then
: qld <= not sw1;
: end if;
: q1dly <= q1d;
: end if;
: end process;
: 我上课的时候老师交了一个程式，其中片段如上
: 我想请教的问题是为什麽qldly会ＤＥＬＡＹ qld一个ＣＬＫ？？
如果是电脑程式，一般来说电脑会从上面一行一行执行下来。
VHDL是描述数位电路，在该clcok发生之时，被clock驱动到的电路
都同时作了相对应的动作。
如果你想懂了，以後类似的问题都懂了 :)
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