作者chyihuann (作用力┴运动方向)
看板Electronics
标题[问题] 关於ＶＨＤＬ的问题！！
时间Mon May 14 20:18:49 2007
各位板上的大大，想请教一下一个关於ＶＨＤＬ的观念
process(clk)
begin
if clk'event and clk='1' then
if keyclk='1' then
qld <= not sw1;
end if;
q1dly <= q1d;
end if;
end process;
我上课的时候老师交了一个程式，其中片段如上
我想请教的问题是为什麽qldly会ＤＥＬＡＹ qld一个ＣＬＫ？？
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喵的咧~~
给别人意见就是中肯上面加个中肯!
给自己意见就是无解外面包装无解!
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◆ From: 203.64.102.231
※ 编辑: chyihuann 来自: 203.64.102.231 (05/14 23:34)