作者evered05 (evered)
看板Electronics
标题[问题] verilog问题
时间Thu Apr 26 00:15:01 2007
现在要写一个16bit 2's complement的加法器
我的想法是说用16bit 的fulladder去修改
因为在a,b两个输入都为正或都为负且相加会overflow时才会发生错误
所以想要加 if这个指令去控制,但是写出来也不知道错误在哪边....
刚摸verilog跟他很不熟QQ
就来请教板上的大家了~~
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◆ From: 140.116.131.92
1F：推 renj:好像没描述你的问题呀? XD 04/26 00:27
2F：→ evered05:其实就是现在不知道怎麽写出2's complement的加法器了= = 04/26 00:50
3F：推 luckyBF:我觉得看看书的硬体架构~~然後就解决问题了耶XD 04/26 01:02
4F：→ evered05:所以说那个OVERFLOW要怎麽解决阿.... 04/26 09:29
5F：推 renj:不知道1153对你有没有帮助 04/26 12:22
6F：→ renj:说错了... 4405才对 04/26 12:24