※ 引述《xuwei (态度 意志 心)》之铭言： : ※ 引述《invalid (everlasting)》之铭言： : : 一般来说，除非你的VCO 频率低 : : 要不然前面几级都会用SCL，才可以应付高频的讯号 : : 且SCL的另一个优点是不需要输入讯号Full swing : : 基本上如果输入将当接近共振频率，讯号可以小到几十个mV就足以驱动 : : 但这样的大小很危险，一不小心可能就除到超过二 : 如果harmonic tone比其它order的频率的tone大一个order能减少这个现象吗? 不太懂.... 反正在这种情况下 会跑出除三除四除五各种不同的除数都不会奇怪 : : 不过这边最难设计的就是与VCO整合 : : DC 准位是一个很重要的issue，跑掉之後共振频率也会变动 : 想请教一下就是如果DC准位变动造成共振频率也跟着变动 : 但是SCL的locking range 也是有包到这个频率 那这样ok吗? locking range是要根据你的input sensitivity去定义的 以DC准位跑掉造成共振偏移而言 如果你的输入振幅不够大，可能就不会锁了 : : 总之共振频率就是重点，post-sim要好好做 : : (不过看起来TSMC的postsim总是估的很重..) : : 要注意使用RF device的话TSMC警告parasitic会重覆计算 : : 不知道现在这个问题解决了没XD : 以.13来讲的话 我跑LPE还是需要加上电晶体去跑 : 跑出来的结果也不知道有没有double calculation 去看PDK里的说明 LPE的command file我自己看过感觉起来没有特别对RF device处理过 : : 除了几级之後，通常会透过differential to single coversion : : 将差动转成full swing的单端 : 想请问如果不做双转端的电路 也就是只取一端接到PFD的话 : 除了power少3dB 还有什麽缺点吗? 那你要确定你的输出要能够趋动TSPC这种需要大swing的电路 一般SCL的输出通常比较小 --

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