作者Maddulin (what else do u focus?)
看板Electronics
标题Re: [问题] verilog combinational loop
时间Tue Apr 3 01:44:34 2007
※ 引述《tkhan (脑残)》之铭言：
: ※ 引述《DecadentX (失踪很久的钥匙)》之铭言：
: : 想请教 combinational loop 会产生什麽样的问题
: : 我发现合成面积变大
: : 前辈有没有发现其他问题??
: : 学长说是不好的 coding style, 不过还不是很清楚为何不好??
: : 希望板上前辈解惑~~
: : Ex.
: : assign a = (a<b) ? b : a;
: : assign x = (enable) ? a : x;
: 你自己推导一下，当系统开始的时候。
: a和x的值会是多少？..
: 0,1,x ??
这和系统初始值无关
给定的两个例子, 特别是下面的就是标准的latch行为
cell-based flow, synthesizer 由 STA (static timing analysis)
决定synthesis mapping, optimation的过程
某个path 存在 timing loop 是无法直接做STA
简单的方法就是避免这类的设计
否则就设定false path 或 case analysis 命令不计算这条path STA
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.141.100.114