作者tkhan (脑残)
看板Electronics
标题Re: [问题] verilog combinational loop
时间Tue Apr 3 01:16:07 2007
※ 引述《DecadentX (失踪很久的钥匙)》之铭言：
: 想请教 combinational loop 会产生什麽样的问题
: 我发现合成面积变大
: 前辈有没有发现其他问题??
: 学长说是不好的 coding style, 不过还不是很清楚为何不好??
: 希望板上前辈解惑~~
: Ex.
: assign a = (a<b) ? b : a;
: assign x = (enable) ? a : x;
你自己推导一下，当系统开始的时候。
a和x的值会是多少？..
0,1,x ??
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 219.70.216.56
1F：→ DecadentX:rst 後a,b ,x ru, 皆为0 04/03 01:37
2F：→ tkhan:你的design里，何处有rst後皆为0?? 04/03 08:20
3F：→ tkhan:combination logic如何rst?? 04/03 08:22