作者DecadentX (失踪很久的钥匙)
看板Electronics
标题[问题] verilog combinational loop
时间Tue Apr 3 00:58:33 2007
想请教 combinational loop 会产生什麽样的问题
我发现合成面积变大
前辈有没有发现其他问题??
学长说是不好的 coding style, 不过还不是很清楚为何不好??
希望板上前辈解惑~~
Ex.
assign a = (a<b) ? b : a;
assign x = (enable) ? a : x;
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※ 编辑: DecadentX 来自: 219.81.166.115 (04/03 01:00)