作者Maddulin (what else do u focus?)
看板Electronics
标题Re: [问题] VHDL的问题
时间Fri Mar 30 21:40:41 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 今天有一个人问我一个问题,在这边提出来跟大家讨论看看....
: 这样的counter逻辑电路有办法实现吗?
: __ __
: clk ↑↓__↑↓__ .....
: _____________
: count 1|2 |3 |4 ......
: 也就是一个clk周期,counter可以数两次,不行2 ,4, 6...这样数喔!只能1,2,3...这样数!
: 另一种说法就是......上缘/下缘触发,counter都计数
posedge clk: a_counter
negedge clk: b_counter
counter = a_counter+b_counter
可不可以?
: 我觉得......没办法实现...
: 不知道这样说对吗?
: counter是有记忆功能,所以用到正反器,正反器不能接两个触发源或者说是两个时脉
: 所以没办法同时做rising或falling的触发,所以这种功能无法实现!
: 如果大家有不同看法,可以说出你的看法!
: 如果你觉得可以实现....
: 可以写出vhdl或verilog的程式,可以分享一下给大家参考!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.141.96.203
1F：推 CuckooBoy:这是Verilog的语言吗?你要试过可以才贴出来罗~~^^" 03/30 21:45
2F：→ CuckooBoy:要贴图...比较能判断!因为你只写程式片段 03/30 21:46
3F：推 Maddulin:请多加油 03/30 21:47
4F：推 CuckooBoy:在累积经验中,也请高手门多多指导罗~ 03/30 22:26
5F：推 CuckooBoy:我懂你的意思了!我会了!感谢你~~ 03/31 00:26