※ 引述《invalid (everlasting)》之铭言： : ※ 引述《acelp (未来，一直来一直来)》之铭言： : : 我记得clock除非在长tree 不然还是可以gating的 : : 最长的用法在於low power的应用 某些power down/saving mode会用到 : : 毕竟clock算起来是最吃电的 : : Async跟sync reset的问题 : : 假使你要把一堆reset弄成根clock同步 clock要长tree 那reset呢? : : 你可能为了一堆FF的reset 塞了一堆buffer进去 只为了timing... : : 就cost而言是蛮伤的 : : 至於i网友提到的ATPG会更困难 这方面鄙人倒是没什麽涉猎 : 再补充一下 : 其实事在人为，verilog语法本身并没有禁止clock gating 会不会禁止,能不能用是synthesiser的事 和language当然没有关系 : 你高兴的话的确可以这样写 : 但是在高频下，十有八九会fail : 原因很简单，目前的timing simulation tool没办法针对clock gating : 检查timing error,对大部分的模拟电路来说算是一个false path : (所谓的false path就是被设定成不会去检查timing的路径) 那是因为你没有对这些 gated clock 下 definition constraints 没有define,没有constrain 谁知道你要clock gating? 和false paht 有何关系? 有了定义有了constraints 只要有意义 你爱怎麽写就怎麽写 logic synthesiser一定帮你处理妥当, 就怕你连它工作的基本概念都没有 : 那目前low power的clock gating是怎麽来的? : 你当然永远都可以全人工...(hspice无敌) 人工插入 timing meet的问题谁来分析谁来解决? : 要不然就是先不要clock gating : 直到後期交给类似powerMill这种软体去自动替换 没用过power compiler? power comiler做clock gating时 它会检查clock gating的必要条件,满足了 就自动加入gated cell, (dep. on your gating sytle, e.g., latch-free, latch-based....) 同时定义clock pin name与timing constraints 若logic synthesis若无法自动处理, multi-clock domain自然也不能处理 自然也不能处理 DFT插入的scan chain timing 问题 不是synthesiser是废物 不然cell-based flow是废物, 你想这可能吗? powermill做 power analysis, clock-gating 是 synthersiser的事,有何关系? 还是你把 power compiler 听成 powermill?? ※ 编辑: Maddulin 来自: 220.141.103.74 (03/25 03:30)