※ 引述《bw51 (路人甲)》之铭言： : 定义是这样写的,不过不是很懂!!请高手帮忙解答一下 : setup time:edge trigger前data必须稳定的时间 def.S : hold time:edge trigger後资料必须稳定的时间 def.H : 能有更清楚的说法吗? : 那不满足setup是edge trigger後资料还没到reg input端,或data已经到了还没 : edge trigger,是这个意思吗?为什麽setup time要考虑向前偏斜,用最大的延迟来查 : setup time?? : 那不满足hold time是edge trigger後data还没从reg output传出,或data先传出 : 还未edge trigger,市这样吗? 请由def.H : 为什麽hold time要考虑向後偏斜?用最小延迟检查hold time?? 计算min. path, 若min. path不存在 hold time violation, 其它path必然不存在 : 为什麽对setup 验证是RT-AT=SLACK,对hold time是AT-RT : 分析AT从primary input 到 reg input时 input delay+gate delay+interconnect delay : 分析RT Dclk+Dsource+Dnet-Dsetup-Duncertainty,为什麽是减setup uncertainty : 而不是加 : 分析reg到primary output RT时是 Dclk-output delay 为啥不是加?? : 这是我看书的遗问,可能是蠢问题,希望能帮我回答,谢谢!!!!! 看来你对 clock letency, uncertainty的意义并不懂 建议你先理解以上两名词在logic synthesis中的含义 logic synthesis一般并不处理clock tree 为了使合成时预先处理clock issue, 因而加入timing budget 就是俗称的 timing constraints synthesiser 尽可能的满合 timing budget 以完成合成 在STA 时, synthesiser的时间为block-level 的绝对时间 因此data arrival time 包含了 letency clock间具有uncetainty, 当然 data request time 时必需减去, 其实懂了letency, uncertainty, 画个timing图 自然就懂了 --

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