作者pow (体脂肪35%)
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标题Re: [问题] 50% duty cycle
时间Mon Mar 19 07:02:53 2007
恕删
我认为那篇M的好
因为难得有讨论（虽然是推文）
这种激情程度应该还好吧
语气的话因为是BBS 我想大家一起少根筋就没有问题拉
以下要回新手问题
C网友问了一个很好的问题都没人回
为什麽不要用一个超快的CLOCK去oversample所有的东西 包括CLOCK
第一
如果假设你可以合法的gate CLOCK
给你一些数字你就清楚了
.18um的inverter FO4 delay差不多最小60-100ps
然後rise/fall edge也差不多是60-100ps
最快的FF的Tsetup差不多是0ps Tclock-Q差不多是150-200ps
假如你有一个1GHz的clock
1GHz的clock的time period=1ns=1000ps
要有一个一百倍快的clock
绝对是不可能
我说1GHz绝对不是乱诌一个数字
通常会在意duty cycle到很精确的地步的话
一定是中高频的电路了(好几百MHz以上）
如果是低频电路 来源的duty cycle应该都要蛮准的（1%误差之类的）
要不然你要去砍那个给你CLOCK的人
第二
如果在analog/mixed-signal的sub-block里面
的确是可以gate CLOCK来回复edge rate或者-修正duty cycle
两大高手在争的DELAY LINE、DELAY UNIT with digital trimming
最基本的限制就是上面说的
edge最快也才60-100ps 所以resolution会有极限
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