作者invalid (everlasting)
站内Electronics
标题Re: [问题] 50% duty cycle
时间Mon Mar 19 03:08:10 2007
※ 引述《deathcustom (DSM......)》之铭言：
: 推 goukiman:我讲的50%也不是刚好 也没有人会傻到说50%紧紧紧 03/18 16:53
: → goukiman:我记得中正有发一篇在ISSCC上可调DUTY CYCLE的电路 03/18 16:55
: → goukiman:你要不要去看看 49.99%那这样算不算靠近50%了 03/18 16:56
: 恩～～～
: 看起来很接近了
: 但是实际上所谓的duty cycle accuracy
: 就是一个需要依应用、依电路决定的
: 举例而言
: 前几天上课
: 老师提到high speed adc
: SNR = - 20log(ωε)
: ε = error in duty cycle (单位是 sec)
: 那你要达到一个ENOB = 13bit的AD
: SNR ~ 80
: ωε ~ 10^(-4)
: ε/T = 10^-4 好不好达到？
: 就是你这边说的 49.99% <-> 50.00%
那个..ε/T指的应该是jitter吧
如果clock的edge一直变来变去
那根据edge trigger的取样就会变的不准
所以SNR那个式子是根据一个弦波推导出来的
这个好像有个术语aperture uncertainty
而如果说duty cycle很固定，一直都是48%好了
顶多在高速的时候会让ADC来不及转换(因为某个相位的时间变少了)
这时候才会有影响
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.228.243.98