作者sasako (smile~^^)
站内Electronics
标题Re: [问题] 关於verilog coding style的问题
时间Sun Mar 18 20:47:08 2007
※ 引述《flawless (o_O)》之铭言：
: 我想用verilog RTL的方式写一个电路,包含20bit加法的功能
: 写完後要用design compiler 作合成
: 合成的时候,dc会直接叫design ware中的adder模组
: 而我想把它的进位(carry out)喂给其他电路模组
: 请问,我的语法要怎样写才能做到这件事??
: 我的写法是这样
: .
: .
: .
: wire [19:0] A,B,S;
: wire CI,CO;
: assign S=A+B+CI;
: .
: 实在不知道 要怎麽assign CO
: 请知道的人帮我一下 谢谢!! <(___)>
我觉得讲法有点怪怪的，为什麽是synthesis之後，才开始想要
做"接线动作"...
我的想法是，为什麽不是在RTL code里面就已经进行好"接线动作"...
然後才拿去跑design vision吗？
我的意思是你所讲的将进位喂给其他模组，不是应该在RTL code里面就
写好了吗？？？
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.25.119