作者deathcustom (DSM......)
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标题Re: [问题] 50% duty cycle
时间Sun Mar 18 16:52:14 2007
※ 引述《cpt (post blue)》之铭言：
※ 引述《a00kuso (我十年前是美少年)》之铭言：
: 标题: [问题] 50% duty cycle
: 时间: Sun Mar 18 08:41:06 2007
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: 请问一下大家
: 一个duty cycle不是50%的周期信号怎麽把他变成50% duty cycle的clock呢?
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: interview被问到的
: 可是因为专长不是digital design所以不知道怎麽答
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※ 发信站: 批踢踢实业坊(ptt.cc)
: ◆ From: 76.102.98.133
: 推 akiottm:把那个周期信号接到 T flip-flops的CK,输出就是50% 03/18 08:56
: 推 BuBuChen:pulsewidth control loop? 03/18 10:30
: 推 zxvc:请问楼上，CK是指clock吗？如果是这样的话，我觉得这样产生的 03/18 10:19
: → zxvc:clock的频率会降成一半。 03/18 10:31
: → zxvc:我是问一楼的 XD 03/18 10:32
: 推 pow:的确是clock divider耶 google 有 03/18 10:35
: 推 CuckooBoy:反问一下,请问50%的duty cycle,加什麽可以改变duty的%数 03/18 11:51
: 推 CuckooBoy:原po问题,加counter可以吗?数到50%就1变0或0变1?? 03/18 11:57
: 推 pow:你是在假设有一个一百倍快的clock available吗...... 03/18 12:36
: 推 CuckooBoy:哈!是呀~ 03/18 14:00
: 推 akiottm:频率是会/2啦...老师没有说输出频率要跟输入一样啊~ 03/18 14:10
: → akiottm:我想digital design的interview应该不会问到PLL之类概念吧 03/18 14:15
: → akiottm:不然用数位电路去控制charge pump跟varactor充放电应可行 03/18 14:16
其实这个问题还蛮有趣的耶
给一个 arbitrary duty cycle clock
如何产另一个同频率的 arbitrary duty cycle clock?
刚 check 了一下, 用一个相当简单的电路其实就可以完成
CK_in --> ff -------> arbitrary delay ---> XOR --> CK_out
| ^
|----------------------------|
ff 算是一个 clock divider
频率变一半的 clock 经过 delay line
再和没经过 delay 的 clock 一起丢进 XOR
CK_out 频率会跟 CK_in 一样
如果 delay 刚好等於周期的一半, duty cycle 就会是 50%
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 24.131.17.151
1F：→ gpentacene:那delay要如何以数位电路实现？谢谢回答。 03/18 16:24
2F：→ goukiman:我实在不懂这篇m的意义在哪 delay刚好一半 根本是白说 03/18 16:29
3F：→ cpt:接一串inverter, 用switch控制个别inverter开关 03/18 16:28
4F：→ cpt:差别在於, 就算input clock duty cycle不是50% 03/18 16:31
5F：推 goukiman:那你怎麽决定你delay的解析度阿 03/18 16:32
6F：→ cpt:也可以得到50%的output. 想要其他的duty cycle output 03/18 16:32
7F：→ cpt:可以用binary weighting, 用1x 2x 4x..inverter string 03/18 16:33
8F：→ goukiman:除频器出来 本身就是DUTY CYCLE 50%的 根本不用加後面的 03/18 16:34
9F：→ cpt:但频频率变一半了, 加後面的频率才会乘回来 03/18 16:34
10F：→ goukiman:你那是刚好INV的DELAY刚好是你要的 你要怎麽调到刚好 03/18 16:34
11F：→ cpt:这是个好问题, 一个方法是binary weighting解析度用高一点 03/18 16:36
12F：→ cpt:再用real time adaptive control 03/18 16:37
13F：→ cpt:不过这须要另外再做一个duty cycle detector就是了 03/18 16:38
14F：推 goukiman:那也不是方法阿 你的最小DELAY要够小 还要有回授机制去 03/18 16:37
15F：→ goukiman:锁 03/18 16:39
16F：→ cpt:怎样小才够小, 要看你对duty cycle解析度的要求 03/18 16:40
17F：→ goukiman:你讲的是数位的作法 那种根本不可能刚好50% 03/18 16:40
18F：→ cpt:真的要讲下去的话, 本来就没有"刚好"这种东西.. 03/18 16:42
19F：推 goukiman:我讲的刚好不是哲学上的刚好 不然你告诉我 03/18 16:42
20F：→ goukiman:如果你解析度不够 那是不是SWITCH一直再开开关关 根本不 03/18 16:43
21F：→ goukiman:会锁 03/18 16:44
实际上
不可能完完全全保证duty cycle = 50%
我们本身就只能做到接近
大家现在在做类比电路、混和信号电路时，有个重要的课题就是clock jitter
整个相关课题大家讨论完後
会将所有文章收录到
谢谢大家
<(_ _)>
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然後，刚刚的M是我不严谨的决定
不过请各位板友不要因为这样争吵
这里是学术的殿堂
不是国会的殿堂
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◆ From: 220.135.83.97
22F：推 goukiman:我讲的50%也不是刚好 也没有人会傻到说50%紧紧紧 03/18 16:53
23F：→ goukiman:我记得中正有发一篇在ISSCC上可调DUTY CYCLE的电路 03/18 16:55
24F：→ goukiman:你要不要去看看 49.99%那这样算不算靠近50%了 03/18 16:56