作者a00kuso (我十年前是美少年)
看板Electronics
标题[问题] 50% duty cycle
时间Sun Mar 18 08:41:06 2007
请问一下大家
一个duty cycle不是50%的周期信号怎麽把他变成50% duty cycle的clock呢?
interview被问到的
可是因为专长不是digital design所以不知道怎麽答
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 76.102.98.133
1F：推 akiottm:把那个周期信号接到 T flip-flops的CK,输出就是50% 03/18 08:56
2F：推 BuBuChen:pulsewidth control loop? 03/18 10:30
3F：推 zxvc:请问楼上，CK是指clock吗？如果是这样的话，我觉得这样产生的 03/18 10:19
4F：→ zxvc:clock的频率会降成一半。 03/18 10:31
5F：→ zxvc:我是问一楼的 XD 03/18 10:32
6F：推 pow:的确是clock divider耶 google 有 03/18 10:35
7F：推 CuckooBoy:反问一下,请问50%的duty cycle,加什麽可以改变duty的%数 03/18 11:51
8F：推 CuckooBoy:原po问题,加counter可以吗?数到50%就1变0或0变1?? 03/18 11:57
9F：推 pow:你是在假设有一个一百倍快的clock available吗...... 03/18 12:36
10F：推 CuckooBoy:哈!是呀~ 03/18 14:00
11F：推 akiottm:频率是会/2啦...老师没有说输出频率要跟输入一样啊~ 03/18 14:10
12F：→ akiottm:我想digital design的interview应该不会问到PLL之类概念吧 03/18 14:15
13F：→ akiottm:不然用数位电路去控制charge pump跟varactor充放电应可行 03/18 14:16
14F：推 CuckooBoy:为什麽数位不会问到PLL 03/18 15:59