作者NalrA (..)
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标题Re: [问题] verilog合成电路後要怎麽转成netlist档?
时间Sat Mar 17 03:19:14 2007
※ 引述《cu0222 (爱丸主义)》之铭言：
: 我已经写好verilog code，也利用"design vision"将code
: 从behavior-level转成gate-leve，接下来我要用什麽方法或有什麽软体
: 将此gate-level的电路转成netlist(有点类似cadence->export->CDL)
: 或是layout档(.dgs)，拜托各位知道的学长同学给我点指点，感激不尽
..........
你的gate-level档案就是你所谓的netlist...
进一步要产生layout，还需要别种tool，例如soc encounter or astro
不过这两套软体在短时间应该没这麽容易学会，layout通常都需要一些失败经验..
你google搜寻一下应该可以得到很多资讯..
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.216.215.50
※ 编辑: NalrA 来自: 61.216.215.50 (03/17 03:26)
1F：推 pow:请问各位有没有看到什麽encounter非官方的tutorial比较好的 03/17 10:30
2F：推 tkhan:上CIC网站.. 03/17 12:09
3F：推 yenci:上CIC的课,会有异想不到的收获 03/18 10:17