作者zxvc (zxvc)
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标题Re: [问题] 怎麽改才不会出现这情况呢?
时间Sun Mar 11 09:36:34 2007
经过一再的错误尝试,我好像终於写出来了.
我是用Verilog,但要如何改成VHDL我就不清楚了.
我这一次不但把load与sclk拆开,
我还把计数器改成负缘触发.
我测试过这个code可以跑过
Synthesis, Post-Fit Simulation.
我是用Xilinx ISE WebPACK 9.1i作Synthesis,
再呼叫ModelSim作Post-Fit Simulation.
这是合成後的电路与Post-Fit Simulation:
http://web.cc.ncu.edu.tw/~93501025/verilog.png
这是Verilog code:
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
`timescale 1ns / 1ps
module test2(clk, sclkout, cntout, loadout);
input clk;
reg [3:0] cnt;
output [3:0] cntout;
assign cntout = cnt;
reg load;
output loadout;
assign loadout = load;
reg sclk;
output sclkout;
assign sclkout = sclk;
always@(negedge clk) begin
if (cnt<='b 1000)
cnt = cnt+1;
else
cnt = 'b 0;
end
always@(clk) begin
if(clk == 'b 1) begin
if (cnt<='b 0010 & cnt>'b 0) begin
load = 'b 0;
sclk = 'b 0;
end
else begin
load = 'b 1;
sclk = 'b 1;
end
end
else
sclk = 'b 0;
end
endmodule
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
※ 引述《CuckooBoy (阿书)》之铭言：
: 谢谢各位的回答!
: 我知道怎麽解决了!
: 程式如下,用两个clk
: 一个是输入的clk,一个是除频的clk1
: 用clk计数,用clk1去决定开关..
: 放慢...开关的速度,避开....开关clk同步
: 不知这样讲有人听得懂吗?不过看下面程式应该就知道我的意思!!
: 再次感谢!!
: library IEEE;
: use IEEE.STD_LOGIC_1164.ALL;
: use IEEE.STD_LOGIC_ARITH.ALL;
: use IEEE.STD_LOGIC_UNSIGNED.ALL;
: entity MBI is
: Port
: (
: clk : in std_logic;
: sclk : out std_logic;
: rclk : out std_logic
: );
: end MBI;
: architecture Behavioral of MBI is
: signal clk1 :std_logic;
: signal cnt,cnt2 : std_logic_vector (3 downto 0);
: signal load,div_out :std_logic;
: begin
: process(clk)
: begin
: if rising_edge(clk) then
: clk1 <= not clk1;
: end if;
: end process;
: process(clk)
: begin
: if rising_edge(clk) then
: if cnt<10 then
: cnt <= cnt+1;
: else
: cnt <= "0000";
: end if;
: end if;
: end process;
: process(clk1)
: begin
: if rising_edge(clk1) then
: if cnt <3 then
: sclk <='0';
: else
: sclk <='1';
: end if;
: end if;
: end process;
: process(clk1)
: begin
: if rising_edge(clk1) then
: if cnt <5 then
: rclk <='0';
: else
: rclk <='1';
: end if;
: end if;
: end process;
: end Behavioral;
--
《金刚经》离一切诸相，则名诸佛。
http://web.cc.ncu.edu.tw/~93501025/jg.doc
--
※ 发信站: 批踢踢实业坊(ptt.cc)
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