请问假如要写一个ALU电路, 采用以下写法(verilog) ++++++ + + A1 --->+ + ---> B A2 --->+ + ++++++ | | | | C 因为ALU是组合电路,所以采用一个很大的always来写 , 其中 A 是input , B是 output C是选择要输出到output的运算结果 因为运算有很多种,例如加减乘,shift,and,xor,or...等等 所以必需要assign 很多运算result来表示这些运算结果 如: assign mul_result=A1*A2 assign xor_result=A1^A2 . . . always@(A1 or A2 or C) begin case C . . . . endcase end 因为运算好像还蛮多的 , 所以可能会合成一个很大的MUX 假设每条运算结果是32 bit, 而运算种类有20种 那内部可能会有一个input至少是20*32条线以上的mux 请问这种写法在layout上会有问题吗? 例如lvs上的问题? --

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