作者acelp (未来，一直来一直来)
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标题Re: [问题] quartus II 的问题
时间Tue Mar 6 11:53:34 2007
FIFO的应用非常多 高低速clock转换
或是同速 non in phase clock
FIFO考量应该是clock domain不同时 必须有synchroizer
而FIFO深度则取决於你的design的spec
在同样频率的clock能承受多少clock variation(offset/drift)
或是高低速clock应用 能buffer多少data
这些东西 网路的资讯非常多 自己找就一堆东西可以看了
clcok domain後来越来越受重视 所以cadence後来也有CDC的tool
※ 引述《Trai (Trai)》之铭言：
: 谢谢回答
: 我大概找出一些问题，因为在计算前需要将10几笔资料送到FPGA
: 当然是透过版子的bus，nWE拉起後，FPGA根据io_addr决定要将io_data送到哪个
: register。计算完後也用同样的方式读出资料。
: 我这样写意味着有个很大的mux在选择register。
: 写入资料比较没问题，推测是因为bus的写入周期刚好能配合这样的设计，
: 写入的时序正确。
: 但读取的时候问题就来了，送出io_addr与拉起nOE之後需要一段时间让MUX去选择
: register，从timing simulation waveform 可以看到bus上data line的变化。
: 问题就出在读取周期，版子上的master(arm)在信号稳定前就把资料抓回来，
: 所以会抓到错误的资料。
: 我想这就是您说的同步问题。不知道有没有其他buffering的机制可以避免这种情形??
: 谢谢回答^^
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