作者acelp (未来，一直来一直来)
看板Electronics
标题Re: [问题] quartus II 的问题
时间Wed Feb 28 15:00:37 2007
假使您用很慢的频率来跑 看timing report的timing都很松的话
那review一下你的design 是否有跨clock domain的设计
因为你会用buffer来接收就表示双方clock的速度不同或是频率non in phase
如果有 在控制讯号或是data上有没有额外的sync?
如果没有 那你有可能发生meta stable...
meta stable在你的simulation往往是检查不出来的...
因为一般人不会造这样的test pattern来检查
※ 引述《Trai (Trai)》之铭言：
: 做完timing simulation 结果都正确，丢1200笔进去答案出来都对。
: 但是丢到算FPGA就出现问题了。
: 请问是否有遇过类似问题的版友能分享一下经验的???? 谢谢~
: > 1200次运算约错0~20次，所以我觉得问题可能出在喂OP这边。
: > 目前还在将程式移到modelsim，与撰写testbench，RTL sim完成後会继续做synthesis
: > 後的simulation，但不知道这样做意义大不大，很担心做白工，问题最後还是没解决。
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